Intérêts de recherche
Mes recherches actuelles s'articulent principalement autour de la modélisation et de la vérification des systèmes embarqués, pour des propriétés de sûreté et de sécurité. En particulier, je m'intéresse à l'application des méthodes formelles pour la vérification à différents niveaux d'abstraction, du transistor au processeur. Je m'intéresse également à la compilation, en particulier les aspects bas-niveau de la compilation vers architecture RISC-V, et les problématiques de sécurité liées.
Offres d'emploi
Si mes activités de recherche vous intéressent, n'hésitez pas à me contacter pour discuter d'un éventuel stage, thèse ou postdoc (même si aucune offre ne semble vous convenir parmi celles proposées ici !).
Projets de recherche en cours
Je suis actuellement impliqué dans les projets de recherche suivants:
2024 - maintenant
"De Shannon à Cray" - ANR SxC
2023 - maintenant
"Collaborative Action on Timing Interference" - ARN CAOTIC
2023 - maintenant
"Sécurité matérielle et logicielle des systèmes embarqués" - ANR Arsene - PEPR CyberSécurité
Projets de recherche passés
2022 - 2025
"Méthodes formelles pour la vérification de circuits intégrés au niveau transistor" - collaboration industrielle avec le LIP (Lyon) et Aniah
Étudiant(e)s supervisé(e)s
Doctorant(e)s
2022 - maintenant
Oussama Oulkaid
"Modèles Formels des Circuits Intégrés pour la Vérification Électrique au Niveau Transistor"
Thèse CIFRE dirigée par Matthieu Moy (LIP) et co-encadrée avec Pascal Raymond (Verimag) et Mehdi Khosravian (Aniah).
LIP, Verimag, Aniah
Grenoble & Lyon
Étudiant(e)s en stage
2025
(6 mois)
Ayoub Baladi (M2 CySec)
"Micro-Architecture Modeling for Physical Attack Analysis"
avec Paolo Maistri et Laurent Maingault
TIMA/Verimag/CEA
2025
(2 mois)
Emile Guillaume (2A Grenoble INP - Ensimag)
"Programming Heterogeneous CPU/FPGA Systems with Lustre"
avec Erwan Jahier
Verimag
2025
(3 mois)
Hichem Rebhi (M1 Mosig)
"Adapting Hardware Platforms to a Multi-Core Response Time Analysis Framework"
avec Claire Maiza
Verimag
2024-2025
(9 mois)
Louis Sassier (2A Grenoble INP - Ensimag)
"Methodology for Verification and Insertion of Counter-Measures against Fault-Injections"
avec Marie-Laure Potet
Verimag
2024
(2 mois)
Adnane El-Asli (2A Grenoble INP - Ensimag)
"Mapping Stream Processing Application to MLIR Vectorial Dialects"
avec Laure Gonnord
Verimag & LCIS (Valence)
2024
(2 mois)
Zoë Courvoisier-Clément (3A Grenoble INP - Esisar)
"Theory and Practice of Vectorial Extension for Stream Processing"
avec Laure Gonnord
Verimag & LCIS (Valence)
2024
(2 mois)
Mathias Gilbert (2A ENSTA Paris)
"Implémentation, vérification et préservation de de contre-mesures contre l’injection de fautes"
avec Marie-Laure Potet & Basile Pesin
Verimag
2022
(4 mois)
Oussama Oulkaid (M2 MOSIG, UGA)
"Applying Formal Methods to Circuit Electric Verification"
avec Matthieu Moy, Pascal Raymond, Mehdi Khosravian
LIP, Verimag, Aniah
2021
(3 mois)
Maxime Martin (1A Grenoble INP - Ensimag)
"Using Hardware Construction Languages to Implement Parametric Neural Network Accelerators on FPGA"
avec Frédéric Pétrot
TIMA
2021
(6 mois)
Jichen Liang (5A Polytech Grenoble)
"Improving High Level Estimators for an FPGA Design Space Exploration Framework"
avec Olivier Muller
TIMA
2021
(3 mois)
Paul Lagarosse (2A Grenoble INP - Ensimag)
"Implementing Parametric Computation Kernels on FPGA with Chisel"
avec Olivier Muller
TIMA
Publications
Thématiques
RTS
Systèmes Temps-Réels
Secu
Sécurité
Comp
Compilation
UArch
Architecture des ordinateurs
FM
Méthodes Formelles
ERC
Electrical Rule Checking
FPGA
Field-Programmable Gate Arrays
DSE
Exploration d'espace de conception
Revues internationales
2025
ERC
Bruno Ferres, Oussama Oulkaid, Matthieu Moy, Gabriel Radanne, Ludovic Henrio, Pascal Raymond, Mehdi Khosravian Ghadikolaei, A Survey on Transistor-Level Electrical Rule Checking of Integrated Circuits. Accepted for publication in ACM Transaction on Design Automation of Electronic Systems (TODAES) in July 2025.
ERC
FM
Oussama Oulkaid, Bruno Ferres, Matthieu Moy, Pascal Raymond, Mehdi Khosravian Ghadikolaei, Modeling Techniques for the Formal Verification of Integrated Circuits at Transistor-Level: Performance vs. Precision Trade-offs. Accepted for publication in IEEE Transaction on Computer-Aided Design of Integrated Circuits and Systems (TCAD) in September 2025.
2023
FPGA
DSE
Bruno Ferres, Olivier Muller, Frédéric Rousseau, A Chisel Framework for Flexible Design Space Exploration through a Functional Approach. In ACM Transactions on Design Automation of Electronic Systems (TODAES). Version auteur sur ArXiV.
Conférences internationales
2025
RTS
Matheus Schuh, Claire Maiza, Pascal Raymond, Bruno Ferres, Benoît Dupont de Dinechin, Communication and Shared Memory Efficient Mapping Techniques of Real-Time DAGs upon Clustered Multicore Platforms. In Internation Conference on Real-Time Networks and Systems. 2025.
2024
ERC
FM
Oussama Oulkaid, Bruno Ferres, Matthieu Moy, Pascal Raymond, Mehdi Khosravian, Ludovic Henrio, Gabriel Radanne, A Transistor Level Relational Semantics for Electrical Rule Checking by SMT Solving. In Design, Automation and Test in Europe Conference & Exhibition (DATE). 2024.
2023
ERC
FM
Bruno Ferres, Oussama Oulkaid, Ludovic Henrio, Mehdi Khosravian, Matthieu Moy, Gabriel Radanne, Pascal Raymond, Electrical Rule Checking of Integrated Circuits using Satisfiability Modulo Theory. Papier court (2 pages) et poster. In Design, Automation and Test in Europe Conference & Exhibition (DATE) - Late Breaking Results track. 2023.
2021
FPGA
DSE
Bruno Ferres, Olivier Muller, Frédéric Rousseau, Integrating Quick Resource Estimators in Hardware Construction Framework for Design Space Exploration. In Proc. of the 32nd International Workshop on Rapid System Prototyping (RSP'2021), Virtual event, 2021.
2020
FPGA
DSE
Bruno Ferres, Olivier Muller, Frédéric Rousseau, Chisel Usecase: Designing General Matrix Multiply for FPGA. In Proc. of the 16th International Symposium on Applied Reconfigurable Computing (ARC 2020), Toledo, Spain, 2020.
Thèse de doctorat (2022)
FPGA
DSE
Présentations et posters
Octobre 2025
JAIF 2025
"Using a Vulnerability Assessment Methodology to build and improve Countermeasures against Multi-Fault Injection"
Grenoble
Novembre 2024
Synchron 2024
"A Transistor Level Relational Semantics for Electrical Rule Checking by SMT Solving"
Bamberg, Allemagne
2023
Journées nationales du GDR SoC² (poster)
"Electrical Rule Checking of Integrated Circuits using Satisfiability Modulo Theory"
Lyon
2023
Séminaires candidat
"High Level Tools and Methods for Digital Design"
TIMA & Verimag
Grenoble
2021
Groupe de travail de l'équipe CASH
"Leveraging Hardware Construction Languages for Flexible Design Space Exploration on FPGA"
LIP, Lyon
2021
Journée thématique sur les méthodologies de conception numérique
"Leveraging Hardware Construction Languages for Flexible Design Space Exploration on FPGA"
TIMA, Grenoble
Doctorant(e)s
2022 - maintenant
Oussama Oulkaid
"Modèles Formels des Circuits Intégrés pour la Vérification Électrique au Niveau Transistor"
Thèse CIFRE dirigée par Matthieu Moy (LIP) et co-encadrée avec Pascal Raymond (Verimag) et Mehdi Khosravian (Aniah).
LIP, Verimag, Aniah
Grenoble & Lyon
Étudiant(e)s en stage
2025
(6 mois)
Ayoub Baladi (M2 CySec)
"Micro-Architecture Modeling for Physical Attack Analysis"
avec Paolo Maistri et Laurent Maingault
TIMA/Verimag/CEA
2025
(2 mois)
Emile Guillaume (2A Grenoble INP - Ensimag)
"Programming Heterogeneous CPU/FPGA Systems with Lustre"
avec Erwan Jahier
Verimag
2025
(3 mois)
Hichem Rebhi (M1 Mosig)
"Adapting Hardware Platforms to a Multi-Core Response Time Analysis Framework"
avec Claire Maiza
Verimag
2024-2025
(9 mois)
Louis Sassier (2A Grenoble INP - Ensimag)
"Methodology for Verification and Insertion of Counter-Measures against Fault-Injections"
avec Marie-Laure Potet
Verimag
2024
(2 mois)
Adnane El-Asli (2A Grenoble INP - Ensimag)
"Mapping Stream Processing Application to MLIR Vectorial Dialects"
avec Laure Gonnord
Verimag & LCIS (Valence)
2024
(2 mois)
Zoë Courvoisier-Clément (3A Grenoble INP - Esisar)
"Theory and Practice of Vectorial Extension for Stream Processing"
avec Laure Gonnord
Verimag & LCIS (Valence)
2024
(2 mois)
Mathias Gilbert (2A ENSTA Paris)
"Implémentation, vérification et préservation de de contre-mesures contre l’injection de fautes"
avec Marie-Laure Potet & Basile Pesin
Verimag
2022
(4 mois)
Oussama Oulkaid (M2 MOSIG, UGA)
"Applying Formal Methods to Circuit Electric Verification"
avec Matthieu Moy, Pascal Raymond, Mehdi Khosravian
LIP, Verimag, Aniah
2021
(3 mois)
Maxime Martin (1A Grenoble INP - Ensimag)
"Using Hardware Construction Languages to Implement Parametric Neural Network Accelerators on FPGA"
avec Frédéric Pétrot
TIMA
2021
(6 mois)
Jichen Liang (5A Polytech Grenoble)
"Improving High Level Estimators for an FPGA Design Space Exploration Framework"
avec Olivier Muller
TIMA
2021
(3 mois)
Paul Lagarosse (2A Grenoble INP - Ensimag)
"Implementing Parametric Computation Kernels on FPGA with Chisel"
avec Olivier Muller
TIMA
Publications
Thématiques
RTS
Systèmes Temps-Réels
Secu
Sécurité
Comp
Compilation
UArch
Architecture des ordinateurs
FM
Méthodes Formelles
ERC
Electrical Rule Checking
FPGA
Field-Programmable Gate Arrays
DSE
Exploration d'espace de conception
Revues internationales
2025
ERC
Bruno Ferres, Oussama Oulkaid, Matthieu Moy, Gabriel Radanne, Ludovic Henrio, Pascal Raymond, Mehdi Khosravian Ghadikolaei, A Survey on Transistor-Level Electrical Rule Checking of Integrated Circuits. Accepted for publication in ACM Transaction on Design Automation of Electronic Systems (TODAES) in July 2025.
ERC
FM
Oussama Oulkaid, Bruno Ferres, Matthieu Moy, Pascal Raymond, Mehdi Khosravian Ghadikolaei, Modeling Techniques for the Formal Verification of Integrated Circuits at Transistor-Level: Performance vs. Precision Trade-offs. Accepted for publication in IEEE Transaction on Computer-Aided Design of Integrated Circuits and Systems (TCAD) in September 2025.
2023
FPGA
DSE
Bruno Ferres, Olivier Muller, Frédéric Rousseau, A Chisel Framework for Flexible Design Space Exploration through a Functional Approach. In ACM Transactions on Design Automation of Electronic Systems (TODAES). Version auteur sur ArXiV.
Conférences internationales
2025
RTS
Matheus Schuh, Claire Maiza, Pascal Raymond, Bruno Ferres, Benoît Dupont de Dinechin, Communication and Shared Memory Efficient Mapping Techniques of Real-Time DAGs upon Clustered Multicore Platforms. In Internation Conference on Real-Time Networks and Systems. 2025.
2024
ERC
FM
Oussama Oulkaid, Bruno Ferres, Matthieu Moy, Pascal Raymond, Mehdi Khosravian, Ludovic Henrio, Gabriel Radanne, A Transistor Level Relational Semantics for Electrical Rule Checking by SMT Solving. In Design, Automation and Test in Europe Conference & Exhibition (DATE). 2024.
2023
ERC
FM
Bruno Ferres, Oussama Oulkaid, Ludovic Henrio, Mehdi Khosravian, Matthieu Moy, Gabriel Radanne, Pascal Raymond, Electrical Rule Checking of Integrated Circuits using Satisfiability Modulo Theory. Papier court (2 pages) et poster. In Design, Automation and Test in Europe Conference & Exhibition (DATE) - Late Breaking Results track. 2023.
2021
FPGA
DSE
Bruno Ferres, Olivier Muller, Frédéric Rousseau, Integrating Quick Resource Estimators in Hardware Construction Framework for Design Space Exploration. In Proc. of the 32nd International Workshop on Rapid System Prototyping (RSP'2021), Virtual event, 2021.
2020
FPGA
DSE
Bruno Ferres, Olivier Muller, Frédéric Rousseau, Chisel Usecase: Designing General Matrix Multiply for FPGA. In Proc. of the 16th International Symposium on Applied Reconfigurable Computing (ARC 2020), Toledo, Spain, 2020.
Thèse de doctorat (2022)
FPGA
DSE
Présentations et posters
Octobre 2025
JAIF 2025
"Using a Vulnerability Assessment Methodology to build and improve Countermeasures against Multi-Fault Injection"
Grenoble
Novembre 2024
Synchron 2024
"A Transistor Level Relational Semantics for Electrical Rule Checking by SMT Solving"
Bamberg, Allemagne
2023
Journées nationales du GDR SoC² (poster)
"Electrical Rule Checking of Integrated Circuits using Satisfiability Modulo Theory"
Lyon
2023
Séminaires candidat
"High Level Tools and Methods for Digital Design"
TIMA & Verimag
Grenoble
2021
Groupe de travail de l'équipe CASH
"Leveraging Hardware Construction Languages for Flexible Design Space Exploration on FPGA"
LIP, Lyon
2021
Journée thématique sur les méthodologies de conception numérique
"Leveraging Hardware Construction Languages for Flexible Design Space Exploration on FPGA"
TIMA, Grenoble